LLVM TableGen

llvm-tblgen 包括两部分功能:

1. 解析 td 文件, 生成 records, 这个 records 是 td 展开的结果, 不涉及具体的语义
2. 把 records 按命令行参数提供的 action 进一步解析, 生成对应的 inc 文件, 例如 `-gen-dag-isel` 参数会导致 llvm-tblgen 按 isel 的需求去解析 records, 生成 RISCVGenDAGISel.inc

所以 llvm-tblgen 是认识 llvm 相关的 action 的语义的, 例如 `gen-register-info`, `gen-instr-info`, `gen-dag-isel`…, 但通过 `-print-records` 和 `-print-detailed-records`, 可以只看 td 展开的 records, 而不做进一步分析.

1. TableGen DSL 类似于 c++
2. 支持类似模板的参数
3. 支持多重继承
4. 通过 class 关键字定义 abstract record
5. 通过 def 关键字来定义 concrete record

使用 `llvm-tblgen xxx.td [-print-records, -print-detailed-records]` 可以查找 td 展开后的结果.

和 isel 相关的 class 主要有:

1. Instruction, 其中包含 Pattern, Predicates, Constraints, SchedRW, 在 Target.td 中
2. Pattern, 包含 PatternToMatch, Predicates, 在 TargetSelectionDAG.td 中

以 FADD_S 为例:

// 通过 SchedRW 定义了 FADD_S Instruction 的 SchedReadWrite,
// 这个相当于 gcc md 中的 (set-attr "type" ...).
// 后续相应的 SchedMachineModel 会定义 WriteFALU32 在 machine (例如 sifive rocket)
// 上的 Latency, ResourceCycles 和 ProcResourceKind
// RISCVSchedRocket.td:
// let Latency = 4 in {
//     def : WriteRes<WriteFALU32, [RocketUnitFPALU]>;
// }
// 导致 Instruction 的 Latency 为 4
let SchedRW = [WriteFALU32, ReadFALU32, ReadFALU32] in {
    defm FADD_S : FPALU_rr_frm_m<0b0000000, "fadd.s", FINX>;
    defm FSUB_S : FPALU_rr_frm_m<0b0000100, "fsub.s", FINX>;
}

// FINX 是一个 ext list, 展开后最终能看到 Instruction 会包含一个
// hasExtF 的 predicate, 但并不包含 Pattern

def : PatFprFprDynFrm<any_fadd, FADD_S, FPR32>;

// PatFprFprDynFrm 展开为:
// Pat<(fadd FPR32:$rs1, FPR32:$rs2), (F_ADD_S $rs1, $rs2, 0b111)>;
// 后者再展开成一个 Pattern, 其中 (fadd FPR32:$rs1, FPR32:$rs2) 是 PatternToMatch
// (F_ADD_S $rs1, $rs2, 0b111) 是 ResultInstrs, 没有额外的 Predicates

把 RISCV.td 完整整开后关于 FADD_S 的部分为:

$> build/bin/llvm-tblgen -I llvm/lib/Target/RISCV -Ibuild/include \
   -I/home/sunway/source/llvm-project/llvm/include -I llvm/lib/Target llvm/lib/Target/RISCV/RISCV.td

def FADD_S {	// InstructionEncoding Instruction RVInst RVInstRFrm FPALU_rr_frm
  ...
  list<Predicate> Predicates = [HasStdExtF];
  string AsmString = "fadd.s	$rd, $rs1, $rs2, $frm";
  list<dag> Pattern = [];
  int AddedComplexity = 0;
  list<SchedReadWrite> SchedRW = [WriteFALU32, ReadFALU32, ReadFALU32];
  RISCVVConstraint RVVConstraint = NoConstraint;
  ...
}

def anonymous_5505 {	// Pattern Pat PatFprFprDynFrm
  dag PatternToMatch = (any_fadd FPR32:$rs1, FPR32:$rs2);
  list<dag> ResultInstrs = [(FADD_S ?:$rs1, ?:$rs2, { 1, 1, 1 })];
  list<Predicate> Predicates = [HasStdExtF];
  int AddedComplexity = 0;
}

def anonymous_45523 {	// ProcWriteResources WriteRes
  list<ProcResourceKind> ProcResources = [RocketUnitFPALU];
  list<int> ResourceCycles = [];
  int Latency = 4;
  int NumMicroOps = 1;
  bit BeginGroup = 0;
  bit EndGroup = 0;
  bit Unsupported = 0;
  bit SingleIssue = 0;
  bit RetireOOO = 0;
  SchedMachineModel SchedModel = RocketModel;
  SchedWrite WriteType = WriteFALU32;
}

def anonymous_45659 {	// ProcWriteResources WriteRes
  list<ProcResourceKind> ProcResources = [SiFive7PipeB];
  list<int> ResourceCycles = [];
  int Latency = 5;
  int NumMicroOps = 1;
  bit BeginGroup = 0;
  bit EndGroup = 0;
  bit Unsupported = 0;
  bit SingleIssue = 0;
  bit RetireOOO = 0;
  SchedMachineModel SchedModel = SiFive7Model;
  SchedWrite WriteType = WriteFALU32;
}